La HBM4 finalisée, des puces jusqu’à 64 Go et 2 To/s
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La HBM4 est finalisée par le JEDEC, bien que les fabricants de puces et de GPU n’aient pas attendu pour se lancer. Cette nouvelle version permet d’avoir des puces jusqu’à 64 Go avec 2 To/s de bande passante.
Cela fait des mois que le JEDEC – chargé de développer les normes pour la mémoire – planche sur la HBM4 (High Bandwidth Memory). Les fabricants de GPU n’ont pas attendu pour préparer le terrain, à l’image de NVIDIA avec sa prochaine génération Rubin prévue pour 2026.
Deux canaux indépendants pour la HBM4
Le Joint Electron Device Engineering Council explique que la HBM4 dispose désormais de deux canaux indépendants, « totalement indépendants l’un de l’autre, ils ne sont pas nécessairement synchrones ». Chaque canal dispose d’un bus sur 64 bits. Dans la pratique, « HBM4 double le nombre de canaux indépendants par stack en passant de 16 canaux (HBM3) à 32 canaux (HBM4) avec 2 pseudo-canaux par canal ».
Cela à une conséquence : une empreinte physique plus importante. Le JEDEC avait déjà expliqué qu’afin d’assurer une large compatibilité, « la norme garantit qu'un seul contrôleur peut fonctionner avec de la HBM3 ou de la HBM4 ».
Jusqu’à 16 couches de 32 Gb, soit 64 Go par puce
La HBM4 supporte des puces avec entre 4 et 16 couches, contre 12 maximum pour la HBM3(e). Les puces de DRAM peuvent avoir une densité de 24 ou 32 Gb. Cela donne une capacité maximale de 64 Go par puce (32 Gb x 16 couches = 512 Gb soit 64 Go). En HBM3(e), c’était 48 Go maximum (16 couches, 24 Gb), SK hynix était le premier à sauter le pas fin 2024.
2 To/s de bande passante, des tensions plus basses
La bande passante de la HBM4 peut atteindre jusqu’à 2 To/s, avec une interface à 8 Gb/s sur un bus à 2048 bits (8 x 2048 = 16 384 Gb/s, soit 2 048 Go/s).
La consommation électrique n’est pas laissée de côté avec différents niveaux de tensions : 0,7, 0,75, 0,8 ou 0,9 V pour VDDQ (Voltage Drain to Drain et Q comme… I/O), contre 1,0 ou 1,05 V pour VDDC (Voltage Drain-Drain Core) au lieu de 1,1 V en HBM3, « entraînant une consommation d'énergie inférieure et une efficacité énergétique améliorée ».
Micron a pour rappel déjà annoncé de la HBM4 pour 2025, avec des puces de 48 Go (24 Gb et 16 couches) et le fabricant prévoit de la « HBM4E » pour 2027 avec 64 Go (32 Gb et de nouveau 16 couches). Cela correspond aux annonces du jour du JEDEC sur la HBM4 (sans le E).
Commentaires (11)
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Abonnez-vousLe 18/04/2025 à 15h01
Le 18/04/2025 à 15h20
Modifié le 18/04/2025 à 15h44
En gros le boitier c'est le carré de plastique sur la CG, ils en mettent plusieurs tout autour du GPU.
Mais dans un boitier ils peuvent empiler plusieurs carrés de silicium qui doit faire 100um d'épaisseur.
Par contre ça fait pas mal de place perdue tous ces bus qui doivent traverser chaque die :
Tu ne peux pas avoir de composants actifs dans cette zone;
Pour chaque die il faut sûrement griller des fusibles pour qu'il sache dans quel port parler et écouter
Le 19/04/2025 à 11h25
cf: https://upload.wikimedia.org/wikipedia/commons/b/b5/High_Bandwidth_Memory_schematic.svg
Le 18/04/2025 à 16h29
Le 18/04/2025 à 18h07
Le 18/04/2025 à 19h43
J'ai eu une carte ISA qui utilisait des barettes SDRAM standard...
Je ne me souviens plus si c'était une carte de display ou une carte de disques durs, pour faire du cache disque.
Le 21/04/2025 à 09h45
Modifié le 19/04/2025 à 02h48
source
En fait sur ce type d'image on a bien les dies HBM empilés qui partagent les 2048 pins de signaux, en plus des autres signaux d'adressage et d'alim; au passage c'est énorme comme densité ce pinout.
Mais il ne va pas sur le PCB pour la plupart, il s'arrète au niveau de l'interposer.
Je dirais grossièrement qu'on avait à l'époque des années 2000 un ratio de 10 entre le min techno d'un die et du PCB.
Si vous vous souvenez d'un premier athlon sans heatspeader :
!https://www.x86-guide.net/Photos/Grandes/1/AMD%20Athlon%20XP%201800+%20-%20Thoroughbred%20-%20haut.jpg.
die : 80,89 mm²
interposer : 2450 mm²
ratio : 30
Mais toutes les pins allaient sur un socket. On pourrait densifier si c'était soudé sans le socket.
Le gros avantage d'utiliser l'interposer comme un mini PCB c'est d'avoir tous les signaux rapide en interne entre plusieurs puces, et de ne garder que les signaux externes et la power pour le PCB.
C'est le plus gros débit la comm RAM - G/CPU et la plus grosse densité de fils, avec les bus PCI-E.
D'ailleurs Apple stack sa RAM HBM sur son C+GPU, ce qui leur confère un avantage technologique indéniable.
Moins de capa, meilleure densité, plus de rapidité, meilleure transmission pour moins de puissance.
Pour comparaison les derniers CPU threadripper ont 4094 contacts sur une surface de 58,5 mm x 75,4 mm;
et sur le socket la moitié des contacts servent à faire passer les 200A aller retour.
C'est un monstre comparé au socket de l'athlon qui fait 49,5x49,5 mm pour 462 pins traversantes
PS: j'ai pas trouvé comment faire passer les images en markdown
Le 19/04/2025 à 08h57
Ha ha 🤣
Modifié le 19/04/2025 à 12h34
Ça semble fonctionner en preview, mais pas en version publié 😶. Exemple :
!AMD Athlon XP