Le JEDEC finalise la DDR5, attendue dès 2021

Le JEDEC finalise la DDR5, attendue dès 2021

4,8 Gb/s... pour commencer

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David Legrand

Publié dans

Hardware

15/07/2020 3 minutes
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Le JEDEC finalise la DDR5, attendue dès 2021

Après plus de 5 ans de bons et loyaux services, la DDR4 va commencer à laisser progressivement sa place à la DDR5. Une génération qui apportera de nombreux changements techniques, au-delà du simple doublement de la bande passante annoncée. Les constructeurs y passeront dès l'année prochaine.

C'est en 2012 que le JEDEC officialisait la DDR4, Intel déclarant l'année suivante que cette technologie ne serait pas utilisée avant 2014. On connait désormais la suite : les Haswell-E sur socket LGA 2011-3 (chipset X99) ont été la première plateforme grand public à sauter le pas en 2014. AMD attendra pour sa part les sockets AM4 (bureau) et SP4 (mobile) fin 2016, peu avant le lancement des premiers processeurs Ryzen début 2017.

Trois ans plus tard, la DDR5 (JESD79-5) est officialisée par le JEDEC. Le consortium promet un débit au lancement de 4,8 Gb/s contre 3,2 Gb/s pour la DDR4 actuellement, la bande passante devant à terme être doublée (6,4 Gb/s, donc). Les constructeurs allant en général au-delà de ces caractéristiques officielles. Mais la bande passante effective à bande passante théorique constante serait également plus élevée.

Un résultat obtenu par le doublement des données écrite par cycle (Burst Length) qui passe de 8 à 16 bits (BL16), entre autres petites améliorations (DFE, Bank refresh, etc.). On passe également à deux canaux de 32/40 bits (selon l'ECC) par barrette plutôt qu'un de 64/80 bits. La quantité maximale (UDIMM) passe de 32 Go à 128 Go, chaque die pouvant atteindre 8 Go contre 2 Go actuellement.

Le tout avec une meilleure efficacité énergétique, la tension de fonctionnement passant de 1,2 V à 1,1 V. Une décision s'accompagnant d'un autre changement de taille : la régulation de tension est désormais assurée par chaque barrette plutôt que via la carte mère. De quoi permettre aux constructeurs de tenter de se démarquer les uns par rapport aux autres par un nouvel aspect. On reste par contre sur 288 broches, avec un détrompeur différent.

Micron, Samsung ou SK Hynix sont bien entendu sur les rangs, préparant leurs produits. Mais aussi les constructeurs de CPU comme AMD et Intel. Le premier devrait attendre Zen 4 et son nouveau socket (AM5 ?) pour y passer d'ici, alors que chez Intel on évoque Alder Lake-S et son socket LGA 1700 (bureau) et Sapphire Rapids (serveurs). Deux gammes qui devraient marquer le début d'une tentative de retour en force de l'entreprise face à son concurrent, en 2021.

 

Écrit par David Legrand

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Commentaires (19)


Strimy
Le 15/07/2020 à 14h 46

Je n‘ai toujours pas compris de quel manière l’ECC sera différent en DDR5.



La seule référence dans le communiqué étant "On-die ECC and other scaling features enable manufacturing on advanced process nodes."



J‘avais cru comprendre que la DDR5 sera beaucoup plus tolérante aux erreurs grâce à ça, mais je trouve assez peu d’informations concrètes sur le sujet.


fry
Le 15/07/2020 à 15h 14

complètement au pif :




  • "avant" on avait l‘ECC qui était géré par la carte mère / chipset / processeur, fallait de la ram qui le supportait

  • "après" l’ECC est directement géré par la ram, donc que les barrettes soient "ECC" ou pas ne change rien au signal reçu par la cm / chipset / proc …
    (je suppose, si qqn à une réponse sourcée ça m‘intéressera aussi par curiosité :p )


Abatonimus Abonné
Le 15/07/2020 à 17h 18

Strimy a dit:


Je n‘ai toujours pas compris de quel manière l’ECC sera différent en DDR5.La seule référence dans le communiqué étant "On-die ECC and other scaling features enable manufacturing on advanced process nodes."J‘avais cru comprendre que la DDR5 sera beaucoup plus tolérante aux erreurs grâce à ça, mais je trouve assez peu d’informations concrètes sur le sujet.




Ca m’intéresse aussi si tu trouves la réponse.


Qruby
Le 16/07/2020 à 11h 32

Intéressant la régulation de tension gérée par la barrette. A quand une course sur l‘efficacité énergétique?


David_L Abonné
Le 16/07/2020 à 12h 58

Strimy a dit:


Je n‘ai toujours pas compris de quel manière l’ECC sera différent en DDR5.




Je n‘ai pas trouvé beaucoup de ressource précise sur ce point, sinon cette doc de Micron, avec ce passage :




On-Die Error Correction Code (ECC)
RAS improvements like on-die ECC reduce the system error correction burden by performing correction during READ commands prior to outputting the data from the DDR5 device. DDR5 SDRAM ECC is implemented as single error correction (SEC), pairing 128 data bits with 8 parity bits to form a 136-bit codeword that is stored in the DRAM during a WRITE command. During subsequent READ commands to that address, a syndrome will be calculated based on the 136 bits, correcting any single-bit errors that may occur.
DDR5 designs implement the ECC with Hamming codes, where data bits are arranged into quadrants to align with system-level error correction coverage. Since 8 parity bits with 128 data bits do not allow for double-bit detection, the Hamming codes will "alias" a syndrome bit for two error bits within a pair of quadrants, into the other quadrants or into an "unused" data bit. This means that two error bits within quadrants 1 and/or 2 will alias to quadrant 3 or 4, or to an unused data bit. Likewise, two error bits within quadrants 3 and/or 4 will alias to quadrants 1 or 2, or to an unused data bit. This
allows the errors to still appear as a double bit fail to the system-level error correction.
An additional feature of the DDR5 SDRAM ECC is the error check and scrub (ECS) function. The ECS function is a read of internal data and the writing back of corrected data if an error occurred. ECS can be used as a manual function initiated by a Multi-Purpose Command (MPC), or the DDR5 SDRAM can run the ECS in automatic mode, where the DRAM schedules and performs the ECS commands as needed to complete a full scrub of the data bits in the array within the recommended 24-hour period. At the completion of a full-array scrub, the DDR5 reports the number of errors that were corrected during the scrub (once the error count exceeds a minimum fail threshold) and reports the row with the highest number of errors, which is also subject to a minimum threshold.



Strimy
Le 16/07/2020 à 16h 07

David_L a dit:


Je n‘ai pas trouvé beaucoup de ressource précise sur ce point, sinon cette doc de Micron, avec ce passage :




Super merci :oui2:
C’est pas super clair, mais j‘ai l’impression que ce sera surtout un moyen pour fiabiliser les puces individuellement, tout en donnant plus de transparence sur les erreurs à l‘OS. Rien que cette possibilité pour l’OS est un gros plus pour stabiliser un overclocking "presque stable".



Sans remplacer l‘ECC à 9 puces, j’espère que ça réduira les risques d‘instabilités mémoires (et/ou de corruptions silencieuses), et sera suffisant pour une utilisation hors serveur (peut être même largement suffisant pour du home server ?)


ashlol Abonné
Le 16/07/2020 à 18h 01

mouai le régulateur de tension sur la barrette c‘est juste débile les cartes mères le font très bien actuellement. Maintenant il va falloir non seulement savoir quel chip est utilisé sur la barrette mais en plus faire gaffe que le vrm soit bon c’est mission impossible. Et comment on va OC nos barrettes maintenant si on ne peux plus mettre plus de tension et même si on peux il n‘y aura jamais exactement la même tension sur toutes les barrettes donc pour oc ça va être chaud. Sans parler du surcout que les fabricants vont facturer pour ça.
La bande passante me semble aussi vraiment ridicule par rapport aux DDR4 actuelles.
Enfin bref vraiment pas emballé par cette spec.


David_L Abonné
Le 16/07/2020 à 18h 59

ashlol a dit:


…




La BP (même en ne prenant en compte que la théorique) est doublée, et tu trouves ça ridicule ? Tu devrais proposer ton savoir faire à l‘industrie pour définir de meilleures spec que les constructeurs réunis dans le JEDEC :D


ashlol Abonné
Le 17/07/2020 à 17h 56

David_L a dit:


La BP (même en ne prenant en compte que la théorique) est doublée, et tu trouves ça ridicule ? Tu devrais proposer ton savoir faire à l‘industrie pour définir de meilleures spec que les constructeurs réunis dans le JEDEC :D




Ba j’ai 55Go/s de bande passante sur ma ram DDR4 OC à 3800 donc oui 6.4 Go/s c‘est ridicule ou j’ai pas compris un truc.


Arka_Voltchek Abonné
Le 18/07/2020 à 06h 20

Je confirme, tu as pas compris un truc. Vous ne parlez juste pas de la même chose. En prime tes chiffres tiennent compte du double channel de ton système.



Ramené à la même chose la ddr5 ferait un débit max dans ton cas d’environ 102Go/s


David_L Abonné
Le 18/07/2020 à 09h 07

ashlol a dit:


Ba j‘ai 55Go/s de bande passante sur ma ram DDR4 OC à 3800 donc oui 6.4 Go/s c’est ridicule ou j‘ai pas compris un truc.




Tu confonds effectivement différentes choses. Pour faire simple, le 6400 Mb/s annoncé pour la DDR5 à terme est à comparer avec le 3800 que tu mentionnes dans ton cas.