Les fabricants de mémoire n’ont pas attendu le JEDEC pour parler de ce qui nous attend avec la GDDR7. Le consortium vient de publier les caractéristiques techniques définitives, avec de nombreux changements à la clé et, évidemment, une forte augmentation de la bande passante.
Dans nos PC, il y a bien deux types de mémoire : la DDR (Double Data Rate) pour le processeur et la GDDR (ou Graphics DDR) pour la carte graphique. Chacune avance au fil des générations avec une incrémentation du chiffre qui vient juste après les lettres.
Bande passante doublée par rapport à la GDDR6
Le JEDEC (Joint Electron Device Engineering Council), le consortium en charge d’établir les normes pour la mémoire (entre autres choses) vient d’officialiser la GDDR7. Elle succède donc à la GDDR6. Cette nouvelle mouture permet de « doubler la bande passante par rapport au GDDR6, atteignant jusqu'à 192 Go/s », par puce. Cela correspond donc à un maximum de 48 Gb/s par broche, mais les premières générations devraient être en dessous de cette limite. Pour rappel, la GDDR6 grimpe jusqu’à 24 Gb/s.
On retrouve évidemment les poncifs habituels : cette mémoire permettra de « répondre à la demande croissante de bande passante dans les applications graphiques, les jeux, le calcul, le réseau et l’intelligence artificielle ». On la retrouvera donc dans les prochaines générations de cartes graphiques, aussi bien chez AMD que NVIDIA.
PAM-3 : 50 % de bande passante en plus, sans toucher à la fréquence
Petite nouveauté : la GDDR7 est la première mémoire de type DRAM certifiée par le JEDEC à « utiliser l'interface de modulation d'amplitude d'impulsion (PAM) pour les opérations à haute fréquence ». Concrètement, il s’agit de PAM-3, c’est-à-dire d’une modulation d’amplitude sur trois niveaux : -1, 0 et +1.
Résultat des courses, la GDDR7 peut ainsi « transmettre 3 bits sur 2 cycles par rapport au classique NRZ (non-return to zero [que l’on pourrait qualifier de PAM-2, ndlr]) avec 2 bits sur 2 cycles. PAM3 propose ainsi un débit de données plus élevé par cycle, entraînant une amélioration des performances ».
PAM-3 permet donc d’augmenter de 50 % la bande passante, sans autre modification, notamment au niveau de la fréquence. Cette nouveauté ne permet par contre pas d'expliquer le doublement de la bande passante à elles seule, d’autres améliorations sont donc de la partie.
Déja du PAM sur les normes PCIe et la GDDR6X
Rappelons que cette technologie en elle-même n’a rien de nouveau puisque les PCIe 6.0 et 7.0 utilisent du PAM-4 (quatre niveaux donc). Même sur la mémoire pour carte graphique, la modulation d'amplitude d'impulsion est déjà utilisée.
La GDDR6X (pour les GPU haut de gamme de NVIDIA, mais qui n’est pas normée par le JEDEC) exploite la PAM-4, soit deux bits par cycle ou quatre bits sur deux cycles pour reprendre la présentation du JEDEC. D’une certaine manière, on peut comparer la PAM aux différents niveaux des cellules de mémoire NAND pour les SSD : SLC, MLC, TLC, QLC… avec un, deux ou trois bits par cellule et donc deux, quatre, huit ou seize niveaux de tension.
Quatre canaux et ODECC
Le JEDEC annonce aussi que le nombre de canaux passe de deux sur la GDDR6 à quatre sur la GDDR7. On passe ainsi de 2x 16 bits à 4x 8 bits (toujours 32 bits donc). Le JEDEC annonce aussi que les puces pourront avoir une densité de 16 à 32 Gb, contre 8 à 16 Gb pour la GDDR6(X).
Signalons enfin l’On-Die ECC (ODECC ou ECC sur puce), « une nouvelle fonctionnalité conçue pour corriger les erreurs de bits dans la puce DRAM », explique Kingston lorsqu’il en était question sur la DDR5 (le principe reste le même). « À mesure que la densité des puces DRAM augmente grâce à la lithographie des plaquettes rétrécies, le risque de fuite de données augmente. L’ECC sur puce atténue ce risque en corrigeant les erreurs à l’intérieur de la puce, ce qui augmente la fiabilité et réduit les taux de défaillances », ajoutait-il.
Les fabricants sont déjà prêts depuis longtemps
Fin 2023, Micron dévoilait sa feuille de route jusqu’en 2028, avec justement la GDDR7. Le fabricant annonçait 32 Gb/s par broche avec des puces de 16 à 24 Gb, en dessous donc des caractéristiques maximales du JEDEC avec respectivement 48 Gb/s et 32 Gb. Le fabricant prévoit déjà de passer à 36 Gb/s sur des puces de 24 Gb et plus début 2026.
En juillet de l’année dernière, Samsung annonçait avoir « terminé le développement de la première DRAM GDDR7 de l’industrie », avec une puce de 16 Gb.
Commentaires (6)
#1
j'avais lu l'info ailleurs, mais les ajouts de détails techniques et les rappels sur l'existant sont ce qui me font lire les articles ici :)
#2
Pour l'IA ça sera un bon ptit boost !
#3
Ça n'a pas vraiment de rapport, en QLC on stocke 4bits (16valeurs) sur une seule cellule mémoire, il faut donc lire et écrire une même cellule pour modifier le contenu d'une de ces valeurs. Ça a plusieurs inconvénients (usure, amplification d'écritures...)
La techno PAM c'est une technologie de transfert : on envoie 3bits par cycle d'horloge, le stockage côté puce reste en binaire : il n'y a pas (a priori) d'aspects négatifs, c'est simplement une alternative à l'augmentation de fréquence pour envoyer des données plus rapidement. Comme la DDR vs SDR à son époque ou en 2010 le passage de la correction d'erreur à 128/130 (au lieu 8/10) du PCI-E >3.0.
#3.1
en SLC, à la lecture d'une cellule il n'y à le choix qu'entre deux niveaux, 0 ou 1 (je suppose 0V et 3.3V, avec une approximation "1.7V"=1,
en mlc au lieu de 2 niveaux, il y en à 4, donc plus de paliers à mesurer, et moins de marge d'erreur (je suppose un truc du genre 0v->0.7V = "00", 0.8V->1.7V = "01", 1.8V->2.5V = "10", "2.6V->3.3V = "11")
les changements apportés par la PAM-3 sont similaire, au lieu de n'avoir que 2 niveaux (à priori 0V et 3.3V équivalents à "0" et "1" binaires "comme en SLC",) il y a désormais 3 niveaux de tension à mesurer et autant de valeurs binaires transférables en un cycle d'horloge (au lieu d'une cellule)
#3.2
#4
Historique des modifications :
Posté le 08/03/2024 à 06h57
(doublon)